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3D-Integration (German Wikipedia)

Analysis of information sources in references of the Wikipedia article "3D-Integration" in German language version.

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1semi.org
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  • EDA's big three unready for 3D chip packaging (Memento des Originals vom 18. Juli 2008 im Internet Archive)  Info: Der Archivlink wurde automatisch eingesetzt und noch nicht geprüft. Bitte prüfe Original- und Archivlink gemäß Anleitung und entferne dann diesen Hinweis.@1@2Vorlage:Webachiv/IABot/www.eetasia.com. EE Times Asia, 25. Oktober 2007.
  • SEMI International Standards Program Forms 3D Stacked IC Standards Committee (Memento des Originals vom 17. Mai 2014 im Internet Archive)  Info: Der Archivlink wurde automatisch eingesetzt und noch nicht geprüft. Bitte prüfe Original- und Archivlink gemäß Anleitung und entferne dann diesen Hinweis.@1@2Vorlage:Webachiv/IABot/www.semi.org. SEMI, 7. December 2010 (Pressemeldung).

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  • EDA's big three unready for 3D chip packaging (Memento des Originals vom 18. Juli 2008 im Internet Archive)  Info: Der Archivlink wurde automatisch eingesetzt und noch nicht geprüft. Bitte prüfe Original- und Archivlink gemäß Anleitung und entferne dann diesen Hinweis.@1@2Vorlage:Webachiv/IABot/www.eetasia.com. EE Times Asia, 25. Oktober 2007.

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  • EDA's big three unready for 3D chip packaging (Memento des Originals vom 18. Juli 2008 im Internet Archive)  Info: Der Archivlink wurde automatisch eingesetzt und noch nicht geprüft. Bitte prüfe Original- und Archivlink gemäß Anleitung und entferne dann diesen Hinweis.@1@2Vorlage:Webachiv/IABot/www.eetasia.com. EE Times Asia, 25. Oktober 2007.
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  • William J. Dally: Future Directions for On-Chip Interconnection Networks. OCIN Workshop, 7. Dezember 2006 (Vortragsfolien als PDF).

web.archive.org